Mniej znaczy lepiej

Zmniejszanie opóźnienia wyjściowego w nowoczesnych nadajnikach-odbiornikach RS-485 dla napięć magistrali powyżej VCC.
Łącza transmisji danych o dużej szybkości wykorzystujące RS-485 z reguły wymagają krótkich czasów dostępu magistrali. Oznacza to, że transmisja danych musi nastąpić na liniach A i B magistrali niemal natychmiast po aktywacji sterownika poprzez wejście aktywacyjne sterownika DE. Podczas gdy starsze nadajniki-odbiorniki mają krótkie opóźnienie pomiędzy danymi wyjściowymi a sygnałem aktywacji, w wielu nowoczesnych konstrukcjach, gdzie potencjał magistrali przekracza napięcie zasilania nadajnika, wymagane jest stosowanie skomplikowanych stopni wyjściowych minimalizujących wsteczny prąd upływu, co może powodować dodatkowe opóźnienia. W niniejszym artykule opisano problemy wywoływane wydłużonym opóźnieniem wyjściowym, źródłowe przyczyny opóźnienia oraz rozwiązanie pozwalające uniknąć powstawania wspomnianych efektów.

Problem
Przy przechodzeniu z trybu pasywnego (ze stanu wysokiej impedancji wyjścia) w tryb aktywny, nowoczesne nadajniki-odbiorniki RS-485 mogą wykazywać nieokreślone, długie opóźnienie pomiędzy napięciem wyjściowym VOD a sygnałem aktywacji DE w przypadku, gdy napięcie zgodne VCM jest wyższe niż napięcie zasilania nadajnika-odbiornika VCC. Opóźnienie to znacznie się wydłuża przy rosnących wartościach VCM i może doprowadzić do utraty danych w aplikacjach, w których czas jest wartością krytyczną.
Schemat czasowy na rys. 1 przedstawia opóźnienie kilkuset nanosekund pomiędzy napięciem różnicowym VOD a sygnałem aktywacji sterownika DE, kiedy VCM (5,4 V) jest wyższe niż VCC (5,0 V). Dla porównania: kiedy VCM jest mniejsze lub równe VCC, opóźnienia wyjściowe spadają do wartości znacznie poniżej 100 ns.
Przyczyna
Źródło problemu leży w wymaganiach polaryzacyjnych zaawansowanej struktury wyjścia układu w trzecim stanie (wysokiej impedancji wyjścia) (rys. 2). Stopień wyjściowy składa się z sieci tranzystorów PMOS, które:

  • zapewniają silny różnicowy sygnał wyjściowy przy niskim zasilaniu;
  • wykrywają, czy napięcia linii (VA, VB) są wyższe niż zasilanie nadajnika-odbiornika;
  • minimalizują prąd upływu, jeśli VA, VB > VCC.

Sekwencja polaryzacji uwzględnia ładowanie i rozładowywanie pojemności bramki wewnętrznych tranzystorów PMOS FET oraz w szczególności dużej pojemności bramki dużych wyjściowych tranzystorów PMOS.
W trybie aktywnym wyjściowe tranzystory PMOS są spolaryzowane w celu przewodzenia do przodu, dając na linię transmisji niską impedancję, co zapewnia, że napięcie linii ma wartość poniżej VCC.
Jednak w trybie wyłączonym, w trzecim stanie wyjścia o wysokiej impedancji otrzymują na zaciskach pełne napięcie wspólne VCM. Kiedy Q3 wykryje, że napięcie wspólne jest wyższe niż napięcie zasilania (VCM > VCC), sieć polaryzacyjna (blok zakropkowany) polaryzuje Q2 w taki sposób, że przenosi on napięcie wyjściowe na bramkę Q1, aby uniemożliwić mu przewodzenie wsteczne.
Ponieważ ładunek bramki tranzystorów PMOS FET zwiększa się drastycznie dla napięcia wspólnego wyższego niż VCC, stałe czasu ładowania i rozładowania znacznie się wydłużają. Dlatego podczas załączania nadajnika-odbiornika re-polaryzacja stopnia wyjściowego na przewodzenie do przodu powoduje wspomniane długie opóźnienie.

Rozwiązanie
W celu zminimalizowania opóźnienia należy w trzecim stanie wyjścia utrzymywać napięcie linii poniżej wartości napięcia zasilania nadajnika-odbiornika. Można to uzyskać, podłączając rezystor ściągający RPD z każdej linii sygnałowej do uziemienia sterownika. Na rys. 3 przedstawiono, w jaki sposób takie rezystory tworzą dzielnik napięcia z impedancjami wejściowymi nadajnika-odbiornika, które tłumią napięcie wspólne do wartości poniżej napięcia zasilania.
Wartość RPD oblicza się według wzoru,
 
gdzie RINEQ jest równoważną rezystancją wejściową wszystkich nadajników-odbiorników podłączonych do magistrali. Chociaż możliwe jest zwiększenie współczynnika dzielnika napięcia dla wyższych napięć wspólnych, należy uważać, aby równoległa wartość RPD i RINEQ była wyższa niż wyszczególnione maksymalne obciążenie wspólne wynoszące 375 Ω:

Więcej informacji na stronie: www.ti.com/interface
CE